平成22年度 春期 午前 問25
ハードウェア
分周器の値
ワンチップマイコンにおける内部クロック発生器のブロック図を示す。15 MHz の発振器と，内部の PLL1，PLL2 及び分周器の組合せで CPU に 240 MHz，シリアル通信（SIO）に 115 kHz のクロック信号を供給する場合の分周器の値は幾らか。ここで，シリアル通信のクロック精度は±5％以内に収まればよいものとする。
〔内部クロック発生器のブロック図〕
発振器 ──15 MHz──▶ PLL1 ──┬──▶ PLL2 ──240 MHz──▶ CPU
（8 逓倍） │ （2 逓倍）
└──▶ 分周器 ──115 kHz（±5％）──▶ SIO- ア1／2⁴
- イ1／2⁶
- ウ1／2⁸
- エ1／2¹⁰
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✓ これが正解エ1／2¹⁰
解説
分周器の入口は PLL1 出口の 120 MHz です。
クロックの問いは、図の線をたどって周波数を順に計算すれば解けます。この設問でまず確かめるのは、分周器へ入る信号がどこから分かれているかです。図では発振器の 15 MHz が PLL1 に入り、そこで 8 倍されて 120 MHz になります。その 120 MHz の線が二手に分かれ、一方は PLL2 でさらに 2 倍されて 240 MHz として CPU へ届き、もう一方はそのまま分周器へ向かいます。つまり分周器の入口は 120 MHz です。CPU 側の値が設問のとおり 240 MHz になることで、この読み方が正しいと確かめられます。次に許される範囲を先に書き出します。115 kHz を 5 パーセント増減させると 109.25 kHz から 120.75 kHz までです。120 MHz は 120,000 kHz ですから、2 の 10 乗すなわち 1,024 で割ると 117.1875 kHz となり、この範囲に収まります。これが正解です。2 のべき乗でしか割れない以上ちょうど 115 kHz は作れず、だからこそ設問は許容幅を与えています。
ほかの選択肢はなぜ違うのか
- ア1／2⁴：2 の 4 乗すなわち 16 で割ると、120,000 kHz は 7,500 kHz にしかなりません。許される上限の 120.75 kHz をはるかに超えており、割る数が何桁も足りていない形です。
- イ1／2⁶：2 の 6 乗すなわち 64 で割った場合は 1,875 kHz です。目標のおよそ 16 倍の速さで、許容幅を考えるまでもなく範囲から外れます。割り算を途中で止めた形といえます。
- ウ1／2⁸：2 の 8 乗すなわち 256 で割ると 468.75 kHz です。四つのうちでは目標との開きが最も小さいものの、上限の 120.75 kHz のなお 3 倍以上あり、あと 1 段階ぶん割り足りません。
出典：平成22年度 春期 応用情報技術者試験 午前 問25
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